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福建师范大学2022年2月课程考试《EDA技术》作业考核试题

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发表于 2022-1-16 13:04:21 | 显示全部楼层 |阅读模式
谋学网
《EDA技术》期末考试A卷9 l9 U' }! j" s$ h7 V  Q! Y" H
姓名:                     专业:5 L; W5 P: m$ k) R$ W4 }
学号:                     学习中心:
, u, {6 L' V/ T) U- D, [6 h0 ]
% x% |1 u0 ?' n, ?   成绩:
# J% u3 p5 u. F5 S% {/ z
: G/ u0 j' |% r# h$ G5 N第一:填空题(每题3分,共30分)6 M; r3 Q$ K" i9 A2 e! N/ D
1.        EDA技术的发展分为              、          和___________三个阶段。, }+ `' q/ ^6 p. u& Q# n5 U
2.        EDA的设计输入主要包括            、          、          。( Q. e$ u: `& m" q" L
3.        当前最流行的并成为IEEE标准的硬件描述语言包括:   _____和       。
0 c% k. w" T% M0 R0 P4.        有三种端口类型,分别是          、___     _和           。0 Z7 U4 m( r% V* l/ [3 h% g7 p  }
5.        输入和双向端口不能声明为                         型。. a- W- l! Y& b+ R- K( X4 l
6.        在常量表达示中,二进制是用       字母表示,八进制是用       字母表示,十六进制是用       字母表示。
" P4 r/ O3 G% ?2 j6 |7.        宽度为1位的变量称为          ,如果在变量声明中没有指定位宽,则默认为        。线宽大于1位的变量(包括net型和variable型)称为             。
1 w, }! N. x! s2 u# F8.        表达式:8`h55&&8`haa 的值为       ,表达式:8`h55 & 8`haa的值为多少         。
- t0 U) j) m/ j+ h9.语句 out=sel?inl:in0; 表示的意义是:                。   # g' i" V  G3 t
10.语句{3{a,b}} 表示的意义是:                          。! C  }4 W9 ^5 l! v  u( E
第二题:更多资料下载:谋学网(www.mouxue.com)(每题5分,共20分)1 l! y. F! O7 p1 V" K+ ]) a6 O7 l' S
1.        什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?& Y. L) M5 X4 v
2.        基于FPGA/CPLD的数字系统没计流程包括哪些步骤?* f1 d+ g% W' q9 B3 o- a* T
3.        说明GAL的OLMC有什么特点,它怎样实现可编程组合电路和时序电路?4 h9 U0 N* o9 [- R( U3 Q6 R! @
4.        阻塞赋值和非阻塞赋值有什么本质的区别?3 l- D2 b8 \' {- c. A2 X0 @
第三题:程序分析题(每题15分,共30分)9 K, {' i3 F' u8 M" r1 g
1.        分析程序并画出逻辑电路图及逻辑表达式:
: {  v9 _, z6 a* c8 i% A; }; Qmodule AOI(A,B,C,D,F);       
/ `; Y+ K! E' tinput A,B,C,D;
) e6 I2 K1 i7 T  r/ coutput F;
% d* g. f( E4 T! k' uwire A,B,C,D,F;         9 w7 o( \( O8 W- A3 J" k
assign F=~((A&B) | (~(C&D)));
5 G4 p+ T- M% G) t0 Cendmodule
  T, d8 Y+ f+ {" m2.        详细分析下面程序功能:/ b! [$ h# J3 B! A+ g+ ^
module count(out,data, load, reset,clk) ;5 [5 w2 K  J8 u2 B: F
input load,clk,reset;  
" a  D. U* W$ Z/ K; b. Binput[7:0]  data;9 a. [/ _( V2 Y
output[7:0]  out;    p4 b1 b; c% K* j! T# n! [7 k
reg[7:0]  out;
/ }1 }5 U' k) A0 H0 d* t; walways @  (posedge clk)                                
! H, @) ^5 [. A% J1 ^. B3 q2 F6 Tbegin
0 Z9 u6 r" {1 Z) l! B- x! C        if ( !reset)    out<=8'h00 ;         3 I2 I# y- Q$ {% J
else if (load)  out<=data;                 3 T* s& P& d6 f% r7 o/ ?
else            out<=out+1 ;        ! d7 Y3 t# M7 f$ ~+ X
end
) s) D; t; ~. c2 _7 P& |6 Zendmodule3 r" f5 ?" d3 O' o% \/ }2 X% B" {
第四题:设计题(每题20分,共20分,请在主观题区答题)
! L0 Z2 W" [" M' }用Verilog HDL设计一个74138的译码器电路。: M, l, s5 H; N  W: a: r0 J

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