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福建师范大学2023年8月课程考试《EDA技术》作业考核试题

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发表于 2023-6-26 16:32:16 | 显示全部楼层 |阅读模式
谋学网
《EDA技术》期末考试A卷3 @- K, D4 C; N  M! k$ Y1 `
姓名:                     专业:5 A; `: i" v3 [6 S6 |
学号:                     学习中心:( }! k7 X% M3 z
5 i# w5 i& m6 J) q6 ]% |7 b
   成绩:
9 m$ y/ O) T+ x4 s4 F6 P* B* w; B, j; q6 N/ s
第一:填空题(每题3分,共30分). C) R3 x8 q- Z( P
1.        EDA技术的发展分为              、          和___________三个阶段。
3 Y6 {# C% ~2 I1 N- }2.        EDA的设计输入主要包括            、          、          。
8 q$ z. d+ ]3 q/ L  m3.        当前最流行的并成为IEEE标准的硬件描述语言包括:   _____和       。# l+ Q0 Y8 B' x5 f2 Y) |
4.        有三种端口类型,分别是          、___     _和           。( D' T' J" R! ~' K& k5 E) U- F
5.        输入和双向端口不能声明为                         型。+ g! q) _9 Q/ k$ e/ h4 |. Z
6.        在常量表达示中,二进制是用       字母表示,八进制是用       字母表示,十六进制是用       字母表示。
  B3 U- E. @" Q: t* c! i6 J9 X7.        宽度为1位的变量称为          ,如果在变量声明中没有指定位宽,则默认为        。线宽大于1位的变量(包括net型和variable型)称为             。( B6 A- `. ^1 b" m7 A' M
8.        表达式:8`h55&&8`haa 的值为       ,表达式:8`h55 & 8`haa的值为多少         。
) i1 R& p8 J9 _9 ^/ r* J9.语句 out=sel?inl:in0; 表示的意义是:                。   
1 Z" f) V; a  y, B+ X10.语句{3{a,b}} 表示的意义是:                          。
5 S3 C# b) C6 D) L, `; ~9 j9 w( D* G第二题:更多答案下载:谋学网(www.mouxue.com)(每题5分,共20分), S: T4 Z! G4 E# G  o( i
1.        什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?8 f5 k6 @0 ~+ U. C9 G- Y5 J" E
2.        基于FPGA/CPLD的数字系统没计流程包括哪些步骤?$ `2 U6 X* e% z5 G3 L
3.        说明GAL的OLMC有什么特点,它怎样实现可编程组合电路和时序电路?7 T* v1 o( l( {' O
4.        阻塞赋值和非阻塞赋值有什么本质的区别?
) T- R5 A9 P( C: \第三题:程序分析题(每题15分,共30分)  n6 f! a# u0 S$ E3 `
1.        分析程序并画出逻辑电路图及逻辑表达式:( X- ^, {" Z) k
module AOI(A,B,C,D,F);       
" Z! j$ w  C" [% Kinput A,B,C,D; 8 K+ T7 h) e% [/ f
output F; + e3 I$ G1 j+ P, ^$ U% H; I- t
wire A,B,C,D,F;         6 |% @" {9 K3 }- O1 x4 \& S1 b# m
assign F=~((A&B) | (~(C&D)));
2 W9 j( b; M7 {) g3 l/ s7 D+ Oendmodule: s3 R( C. F, t6 \) b$ f! Z6 |! W4 Q' E
2.        详细分析下面程序功能:( c6 Y" n  R, s' |4 F& `
module count(out,data, load, reset,clk) ;1 B$ a& ?+ @! J, ~) O, [' T6 B8 Q
input load,clk,reset;  $ W$ Z! s' }0 Q5 [2 V; v1 i; w* ?- `
input[7:0]  data;9 H6 ]! |" B9 V: @
output[7:0]  out;  2 A, W/ J$ @# b9 U+ w* T
reg[7:0]  out;1 |$ A- _# V( Z6 g) R
always @  (posedge clk)                                
7 f- M# E% S; S( e0 Vbegin* N, W7 y" Q  o6 v
        if ( !reset)    out<=8'h00 ;         5 N$ B. f! V* S
else if (load)  out<=data;                
' O) P$ p" v- g& F/ J; O; ?else            out<=out+1 ;       
* W+ B. i' W, W: |, i* W, M) Bend
/ X& m8 R, Q3 T) Jendmodule/ c) E, s) S$ g
第四题:设计题(每题20分,共20分,请在主观题区答题)3 ]+ q' J, S& T% d) k7 n9 k
用Verilog HDL设计一个74138的译码器电路。2 h# u8 n" d- o

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