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《EDA技术》在线作业三
试卷总分:100 测试时间:--
单选题
一、单选题(共 20 道试题,共 100 分。)V 1. 关于数组A的定义如下:signal A:bit_vector(7 downto 0);那么,A=“00110101”,那么A(2 downto 0)=____________。
A. 111
B. 110
C. 100
D. 101
满分:5 分
2. 值为“1110”的标准逻辑矢量,进行ror运算后值为____________ 。
A. 1100
B. 1010
C. 0111
D. 0011
满分:5 分
3. 顺序语句中的转向控制语句包括
A. if 语句、 case 语句、return 语句、Exit 语句
B. if 语句、 case 语句、Loop 语句、 Next 语句、 Exit 语句
C. if 语句、 case 语句、Loop 语句、return 语句
D. case 语句、Loop 语句、 Next 语句、null 语句
满分:5 分
4. 下面哪个标识符是符合VHDL语法的合法标识符
A. constant
B. 2fft
C. _decoder_1
D. sig_n
满分:5 分
5. Altera公司开发的开发软件为
A. Foundation
B. ispDesignEXPERT
C. MaxplusⅡ
D. ISE
满分:5 分
6. 字符串型文字B“1110”的长度又为____________。
A. 12
B. 4
C. 8
D. 16
满分:5 分
16. 在VHDL中,用语句_____表示clock的下降沿
A. clock’EVENT
B. clock’EVENT AND clock=’1’
C. clock=’0’
D. clock’EVENT AND clock=’0’
满分:5 分
17. 下列关于信号的说法正确的是
A. 信号是一个局部量,它只能在进程和子程序中使用。
B. 信号的赋值不是立即发生的。
C. 在进程的敏感信号表中,既可以使用信号,也可以使用变量。
D. 信号赋值的一般表达式为:目标信号名:= 表达式。
满分:5 分
18. 关于数组A的定义如下:signal A:bit_vector(7 downto 0);那么,A=“00110101”,A(7 downto 5)=_____________。
A. ’010
B. ‘001
C. ‘011
D. ’100
满分:5 分
19. 在结构体说明中的几种结构体功能描述语句为 语句。
A. 顺序执行
B. 并行执行
C. 顺序/并行执行
D. 循环执行
满分:5 分
20. 若a=1,b=2,下面程序执行后,a和b的值分别为 。 architecture rtl of entityName is signal a, b: integer; begin process (a, b) variable c: integer; begin a <=b ; c := a ; b <= c ; end process; end rtl ;
A. 1,2
B. 2,1
C. 1,1
D. 2, 2
满分:5 分
7. 值为“1110”的标准逻辑矢量,进行sll运算后值为____________ 。
A. 1100
B. 1010
C. 1110
D. 0111
满分:5 分
8. 常用的硬件描述语言有
A. VHDL、Verilog、c语言
B. ABEL、c++
C. VHDL、Verilog、ABEL
D. 汇编语言、ABEL、VHDL
满分:5 分
9. 一个完整结构的结构体由哪两个基本层次组出
A. 数据说明和进程
B. 结构体说明和结构体功能描述
C. 顺序描述语句和并行执行语句
D. 结构体例化和结构体赋值
满分:5 分
10. 国际上生产FPGA/CPLD的三家主流公司为
A. Altera、Xilinx、Lattice公司
B. Altera、Marax、Lattice公司
C. IBM、Xilinx、Lattice公司
D. Altera、Xilinx、AD公司
满分:5 分
11. 下列关于变量的说法正确的是
A. 变量是一个局部量,它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的。
C. 在进程的敏感信号表中,既可以使用信号,也可以使用变量。
D. 变量赋值的一般表达式为:目标变量名<= 表达式。
满分:5 分
12. 库(LIBRARY)包括哪几大类
A. IEEE 库、STD 库、面向ASIC的库、用户定义库
B. IEEE 库、STD 库、WORK库、用户定义库
C. IEEE 库、STD 库、WORK库、面向ASIC的库、用户定义库
D. STD 库、WORK库、面向ASIC的库、用户定义库
满分:5 分
13. 假设变量初值为:a=2,b=4,则以下程序执行后,a和b的值分别为architecture rtl of example is begin process variable a ,b:std_logic; begin a := b; b := a; end process; end rtl;
A. 2,2
B. 2,4
C. 4,2
D. 4,4
满分:5 分
14. Altera FLEX 10K 系列器件主要由以下哪几部分组成
A. CLB\IOB\配置存储单元\可编程互连
B. EAB\LAB\快速通道互连\I/O
C. GLB\全局布线区\输出布线区\加密单元
D. EAB\LAB\GLB\IOB
满分:5 分
15. VHDL常用的库是
A. IEEE
B. STD
C. WORK
D. PACKAGE
满分:5 分
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